1. 項(xiàng)目概述與核心價(jià)值最近在整理一些FPGA的練手項(xiàng)目發(fā)現(xiàn)一個(gè)非常經(jīng)典且能串聯(lián)起多個(gè)核心知識(shí)點(diǎn)的選題用Verilog在FPGA上實(shí)現(xiàn)一個(gè)波形信號(hào)發(fā)生器并用Quartus完成仿真驗(yàn)證。這聽起來像是數(shù)字電路課的實(shí)驗(yàn)但真正動(dòng)手做下來你會(huì)發(fā)現(xiàn)它遠(yuǎn)不止于此。它本質(zhì)上是一個(gè)小型的數(shù)據(jù)處理與控制系統(tǒng)涉及時(shí)鐘管理、數(shù)據(jù)生成算法、總線接口、以及最重要的——如何將數(shù)字代碼“翻譯”成我們想要的模擬波形。無論是做通信系統(tǒng)的基帶信號(hào)源還是音頻處理中的測(cè)試信號(hào)甚至是電機(jī)控制中的驅(qū)動(dòng)波形模擬這個(gè)項(xiàng)目都能提供一個(gè)扎實(shí)的硬件原型。這個(gè)項(xiàng)目的核心價(jià)值在于它的“麻雀雖小五臟俱全”。你不僅需要寫Verilog代碼還要深入理解數(shù)模轉(zhuǎn)換DAC的原理、信號(hào)合成的數(shù)學(xué)方法比如直接數(shù)字頻率合成DDS的核心思想并最終在Quartus的仿真環(huán)境中驗(yàn)證設(shè)計(jì)的正確性。整個(gè)過程從頂層模塊劃分到狀態(tài)機(jī)設(shè)計(jì)再到Testbench的編寫是對(duì)FPGA開發(fā)流程一次完整的演練。我經(jīng)常跟剛?cè)腴T的朋友說吃透這個(gè)項(xiàng)目你就能建立起FPGA開發(fā)的肌肉記憶以后再面對(duì)更復(fù)雜的系統(tǒng)時(shí)心里就有底了。2. 整體設(shè)計(jì)與架構(gòu)思路拆解2.1 需求分析與方案選型首先我們得明確這個(gè)“波形信號(hào)發(fā)生器”要做什么。最基本的需求是能產(chǎn)生幾種標(biāo)準(zhǔn)波形正弦波、方波、三角波和鋸齒波。進(jìn)一步我們希望它能被控制比如調(diào)整輸出波形的頻率、幅度在DAC允許的電壓范圍內(nèi)以及進(jìn)行波形的切換?；谶@些需求一個(gè)典型的基于FPGA的方案就浮出水面了。FPGA在這里扮演數(shù)字信號(hào)合成器的角色它內(nèi)部運(yùn)行著我們的Verilog代碼生成代表波形幅度的數(shù)字序列。這個(gè)數(shù)字序列通過FPGA的IO引腳輸出送到外部的數(shù)模轉(zhuǎn)換器DAC芯片由DAC轉(zhuǎn)換成模擬電壓最終經(jīng)過一個(gè)運(yùn)放構(gòu)成的低通濾波器濾除高頻采樣噪聲得到光滑的模擬波形。為什么不直接用單片機(jī)當(dāng)然可以但對(duì)于高頻或高精度波形單片機(jī)的處理速度和時(shí)序確定性往往是瓶頸。FPGA的并行處理能力和納秒級(jí)的時(shí)序控制精度使其在需要精確相位、快速切換波形的場(chǎng)景下優(yōu)勢(shì)明顯。我們這個(gè)設(shè)計(jì)雖然可以從低頻做起但其架構(gòu)天然支持高性能擴(kuò)展。2.2 核心架構(gòu)DDS思想與模塊劃分整個(gè)設(shè)計(jì)的核心思想借鑒了直接數(shù)字頻率合成DDS。簡(jiǎn)單來說DDS就像一個(gè)在波形數(shù)據(jù)表ROM里循環(huán)查表的指針系統(tǒng)。我們有一個(gè)相位累加器每個(gè)時(shí)鐘周期累加一個(gè)步進(jìn)值頻率控制字。累加器輸出的高幾位作為地址去ROM表中查找對(duì)應(yīng)的波形幅度值。改變步進(jìn)值就改變了地址增加的速率從而改變了輸出波形的頻率。據(jù)此我們可以將系統(tǒng)劃分為以下幾個(gè)關(guān)鍵模塊這也是我們Verilog編碼的頂層框架頂層模塊wave_generator_top負(fù)責(zé)例化所有子模塊并定義FPGA與外部器件如DAC、按鍵、顯示屏的接口?？刂婆c配置模塊ctrl_config接收來自按鍵或其它接口如UART的命令解析并產(chǎn)生波形選擇、頻率字、幅度縮放系數(shù)等控制信號(hào)分發(fā)給其他模塊。這里通常會(huì)包含一個(gè)狀態(tài)機(jī)。波形數(shù)據(jù)ROMwave_rom存儲(chǔ)一種或多種波形的幅度數(shù)據(jù)表。通常用Quartus的IP核生成或者用Verilog的initial塊和$readmemh函數(shù)初始化一個(gè)寄存器數(shù)組。DDS核心模塊dds_core包含相位累加器和ROM查表邏輯。根據(jù)控制模塊送來的波形選擇信號(hào)選擇對(duì)應(yīng)的ROM數(shù)據(jù)源根據(jù)頻率字控制相位累加的步長(zhǎng)。幅度調(diào)制模塊amplitude_mod將ROM查出的原始幅度數(shù)據(jù)乘以一個(gè)幅度縮放系數(shù)實(shí)現(xiàn)輸出幅度的數(shù)字控制。DAC接口模塊dac_interface將幅度調(diào)制后的并行數(shù)據(jù)按照所選DAC芯片的時(shí)序要求如并行、SPI、I2S等串行或并行地發(fā)送出去。對(duì)于簡(jiǎn)單的實(shí)驗(yàn)我們可能直接輸出并行數(shù)據(jù)到IO口用Quartus仿真其數(shù)值變化。時(shí)鐘管理模塊clk_gen可選但推薦如果使用PLL產(chǎn)生特定頻率的系統(tǒng)時(shí)鐘或生成多個(gè)時(shí)鐘域可以單獨(dú)成模塊。注意在實(shí)際動(dòng)手前務(wù)必先畫一張?jiān)敿?xì)的模塊框圖和數(shù)據(jù)流圖。明確每個(gè)模塊的輸入輸出端口、位寬、以及模塊間的握手信號(hào)如有效信號(hào)valid。這能避免編碼時(shí)陷入混亂是專業(yè)開發(fā)與業(yè)余嘗試的重要分水嶺。3. 核心模塊的Verilog實(shí)現(xiàn)細(xì)節(jié)3.1 波形ROM的生成與優(yōu)化波形ROM是信號(hào)質(zhì)量的基礎(chǔ)。以最常用的正弦波為例我們需要一個(gè)周期的正弦函數(shù)采樣點(diǎn)。方法一使用Quartus IP核推薦用于大型或多種波形在Quartus的IP Catalog中搜索“ROM: 1-PORT”可以配置一個(gè)單端口ROM。關(guān)鍵參數(shù)Width數(shù)據(jù)位寬決定了幅度分辨率。例如12位對(duì)應(yīng)外部12位DAC。DepthROM深度即一個(gè)周期波形的采樣點(diǎn)數(shù)。例如1024個(gè)點(diǎn)。初始化文件提供一個(gè).mifMemory Initialization File或.hex文件。你可以用MATLAB、Python甚至Excel生成這個(gè)文件。例如用Python生成一個(gè)12位有符號(hào)正弦波數(shù)據(jù)范圍 -2048 到 2047import numpy as np depth 1024 width 12 # 生成一個(gè)周期的正弦波并縮放到DAC的輸入范圍 t np.linspace(0, 2*np.pi, depth, endpointFalse) sine_wave np.sin(t) # 假設(shè)DAC輸入為無符號(hào)數(shù) 0-4095對(duì)應(yīng)輸出0-Vref # 先將正弦波歸一化到[0,1]再乘滿量程 data ((sine_wave 1) / 2 * (2**width - 1)).astype(int) # 寫入.mif文件 with open(sine_12bit_1024.mif, w) as f: f.write(WIDTH%d;\n % width) f.write(DEPTH%d;\n % depth) f.write(ADDRESS_RADIXDEC;\n) f.write(DATA_RADIXDEC;\n) f.write(CONTENT BEGIN\n) for i, d in enumerate(data): f.write( %d : %d;\n % (i, d)) f.write(END;\n)方法二Verilog數(shù)組初始化適用于小型ROM或快速原型在Verilog中直接定義一個(gè)寄存器數(shù)組并用initial塊初始化。對(duì)于簡(jiǎn)單的方波、三角波這種方法很直觀。module wave_rom ( input wire clk, input wire [9:0] addr, // 假設(shè)地址位寬10位深度1024 output reg [11:0] dout // 12位數(shù)據(jù)輸出 ); // 定義一個(gè)1024深度的12位寄存器數(shù)組 reg [11:0] rom [0:1023]; // 初始化ROM內(nèi)容示例為三角波 integer i; initial begin for (i 0; i 1024; i i 1) begin if (i 512) rom[i] i * 8; // 上升沿 else rom[i] (1023 - i) * 8; // 下降沿 end end // 同步讀邏輯 always (posedge clk) begin dout rom[addr]; end endmodule實(shí)操心得ROM的深度直接影響輸出波形的頻率分辨率和頻譜純度。深度越大一個(gè)周期采樣點(diǎn)越多生成的波形越光滑但也會(huì)消耗更多的FPGA存儲(chǔ)資源Block RAM。需要在資源與性能間權(quán)衡。對(duì)于入門項(xiàng)目256或512點(diǎn)是個(gè)不錯(cuò)的起點(diǎn)。3.2 DDS核心模塊的設(shè)計(jì)這是項(xiàng)目的算法心臟。其關(guān)鍵參數(shù)是相位累加器的位寬N它決定了頻率分辨率。頻率分辨率 Δf f_clk / 2^N。例如系統(tǒng)時(shí)鐘f_clk50MHzN32位則Δf ≈ 0.0116 Hz精度非常高。module dds_core #( parameter PHASE_WIDTH 32, // 相位累加器位寬 parameter ADDR_WIDTH 10 // ROM地址位寬通常取相位累加器的高位 )( input wire clk, input wire rst_n, input wire [PHASE_WIDTH-1:0] freq_word, // 頻率控制字來自控制模塊 input wire [1:0] wave_select, // 波形選擇00:正弦01:方波... output wire [ADDR_WIDTH-1:0] rom_addr // 輸出給ROM的地址 ); reg [PHASE_WIDTH-1:0] phase_accumulator; // 相位累加 always (posedge clk or negedge rst_n) begin if (!rst_n) phase_accumulator 0; else phase_accumulator phase_accumulator freq_word; end // 取相位累加器的高位作為ROM地址 // 這里隱含了一個(gè)“相位截?cái)唷辈僮饔酶呶槐ＷC了地址的周期性 assign rom_addr phase_accumulator[PHASE_WIDTH-1:PHASE_WIDTH-ADDR_WIDTH]; // 注意wave_select信號(hào)需要傳遞到頂層用于選擇對(duì)應(yīng)的ROM數(shù)據(jù)源。 // 本模塊只負(fù)責(zé)產(chǎn)生地址。另一種設(shè)計(jì)是將ROM集成在本模塊內(nèi)根據(jù)wave_select選擇不同的查找表。 endmodule頻率控制字計(jì)算這是關(guān)鍵。假設(shè)我們要產(chǎn)生一個(gè)頻率為f_out的正弦波那么頻率控制字freq_word (f_out * 2^N) / f_clk。例如f_clk50e6, N32, 要產(chǎn)生1kHz正弦波freq_word (1000 * 2^32) / 50e6 ≈ 85899。這個(gè)計(jì)算需要在控制模塊或上位機(jī)中完成然后配置給freq_word。3.3 幅度調(diào)制與DAC接口模擬ROM輸出的數(shù)據(jù)是波形的“形狀”幅度調(diào)制模塊負(fù)責(zé)調(diào)整其“大小”。module amplitude_mod #( parameter DATA_WIDTH 12, parameter COEFF_WIDTH 8 // 幅度系數(shù)位寬 )( input wire clk, input wire [DATA_WIDTH-1:0] wave_data_in, // 來自ROM的原始波形數(shù)據(jù) input wire [COEFF_WIDTH-1:0] amp_coeff, // 幅度系數(shù)例如 8‘hFF表示滿幅 output reg [DATA_WIDTH-1:0] wave_data_out // 調(diào)制后的輸出數(shù)據(jù) ); // 使用有符號(hào)乘法可以獲得更好的精度控制 wire signed [DATA_WIDTH:0] wave_signed {1b0, wave_data_in}; // 轉(zhuǎn)為有符號(hào)數(shù)假設(shè)原始為無符號(hào) wire signed [COEFF_WIDTH:0] coeff_signed {1b0, amp_coeff}; wire signed [DATA_WIDTHCOEFF_WIDTH:0] product_signed wave_signed * coeff_signed; always (posedge clk) begin // 取乘積的有效高位作為輸出實(shí)現(xiàn)幅度縮放 // 這里假設(shè)amp_coeff255時(shí)輸出滿幅即乘積右移8位 wave_data_out product_signed[DATA_WIDTHCOEFF_WIDTH-1:COEFF_WIDTH]; end endmodule對(duì)于DAC接口模塊仿真時(shí)我們可以簡(jiǎn)化。如果我們用的是并行總線DAC如AD9708那么接口模塊可能只是一個(gè)寄存器用于鎖存最終的數(shù)據(jù)并輸出到對(duì)應(yīng)的FPGA引腳。在仿真中我們關(guān)注的是wave_data_out這個(gè)數(shù)字序列是否正確。module dac_interface_parallel ( input wire clk, input wire [11:0] data_in, // 12位幅度數(shù)據(jù) output reg [11:0] dac_data // 連接到FPGA的12個(gè)IO引腳 ); always (posedge clk) begin dac_data data_in; // 簡(jiǎn)單的同步輸出 end endmodule注意事項(xiàng)實(shí)際DAC芯片可能有特定的時(shí)序要求比如建立/保持時(shí)間、鎖存信號(hào)等。務(wù)必查閱DAC的數(shù)據(jù)手冊(cè)來設(shè)計(jì)精確的接口時(shí)序。仿真階段我們可以先聚焦于數(shù)據(jù)流的正確性。4. Quartus工程創(chuàng)建與仿真測(cè)試流程4.1 工程創(chuàng)建與設(shè)置新建工程打開Quartus Prime選擇File - New Project Wizard。指定工程目錄、工程名和頂層模塊名例如wave_generator_top。器件選擇根據(jù)你手頭的FPGA開發(fā)板選擇對(duì)應(yīng)的器件家族和具體型號(hào)如Cyclone IV EP4CE10。這一步很重要因?yàn)椴煌钠骷Y源不同。添加設(shè)計(jì)文件將編寫好的所有.v或.sv文件添加到工程中。分析與綜合點(diǎn)擊Processing - Start Compilation進(jìn)行全編譯。這個(gè)過程會(huì)檢查語法錯(cuò)誤進(jìn)行綜合和布局布線。任何錯(cuò)誤都需要在此階段解決。4.2 Testbench編寫與ModelSim仿真仿真才是驗(yàn)證邏輯正確性的主戰(zhàn)場(chǎng)。我們需要編寫一個(gè)Testbench測(cè)試平臺(tái)文件通常命名為tb_wave_generator.v。timescale 1ns/1ns // 定義時(shí)間單位/精度 module tb_wave_generator; // 1. 定義仿真時(shí)鐘和復(fù)位信號(hào) reg clk; reg rst_n; parameter CLK_PERIOD 20; // 50MHz時(shí)鐘周期20ns always #(CLK_PERIOD/2) clk ~clk; // 2. 定義連接到被測(cè)實(shí)例DUT的信號(hào) wire [11:0] dac_data_out; // 觀察DAC輸出數(shù)據(jù) reg [1:0] tb_wave_select; reg [31:0] tb_freq_word; reg [7:0] tb_amp_coeff; // 3. 實(shí)例化被測(cè)頂層模塊 wave_generator_top uut ( .clk (clk), .rst_n (rst_n), .wave_sel_i (tb_wave_select), .freq_word_i (tb_freq_word), .amp_coeff_i (tb_amp_coeff), .dac_data_o (dac_data_out) ); // 4. 初始化與激勵(lì)生成 initial begin // 初始化信號(hào) clk 0; rst_n 0; tb_wave_select 2b00; // 初始選擇正弦波 tb_freq_word 32d85899; // 對(duì)應(yīng)約1kHz 50MHz, N32 tb_amp_coeff 8hFF; // 滿幅度 // 釋放復(fù)位 #100 rst_n 1; // 運(yùn)行一段時(shí)間觀察正弦波 #2000000; // 仿真2ms應(yīng)能看到多個(gè)正弦周期 // 切換為方波 tb_wave_select 2b01; #1000000; // 仿真1ms // 改變頻率 tb_freq_word 32d429496; // 約5kHz #1000000; // 改變幅度 tb_amp_coeff 8h80; // 一半幅度 #1000000; $stop; // 結(jié)束仿真 end // 5. 可選將信號(hào)變化記錄到文件便于其他工具分析 initial begin $dumpfile(wave.vcd); // 生成VCD文件 $dumpvars(0, tb_wave_generator); // 記錄所有變量 end endmodule4.3 在ModelSim中運(yùn)行與分析編譯仿真庫確保Quartus中設(shè)置的仿真工具是ModelSim并且路徑正確。首次使用可能需要編譯器件仿真庫Tools - Launch Simulation Library Compiler。運(yùn)行仿真在Quartus中選擇Tools - Run Simulation Tool - RTL Simulation。Quartus會(huì)自動(dòng)調(diào)用ModelSim并編譯Testbench。添加波形在ModelSim的波形窗口Wave window中添加需要觀察的信號(hào)如clk,rst_n,uut/dds_core_inst/phase_accumulator需要展開實(shí)例層次uut/amplitude_mod_inst/wave_data_out,dac_data_out等。運(yùn)行與調(diào)試設(shè)置一個(gè)較長(zhǎng)的運(yùn)行時(shí)間如run 5ms然后觀察波形。你應(yīng)該能看到dac_data_out輸出的數(shù)字序列呈周期性變化。通過右鍵點(diǎn)擊信號(hào)選擇Format - Analog (automatic)可以將數(shù)字總線轉(zhuǎn)換為模擬波形顯示直觀地看到正弦波、方波等形狀。測(cè)量頻率利用波形窗口的游標(biāo)Cursor功能測(cè)量dac_data_out兩個(gè)相同相位點(diǎn)比如正弦波從0開始上升的點(diǎn)之間的時(shí)間差其倒數(shù)就是實(shí)際輸出頻率。驗(yàn)證它是否與我們通過freq_word計(jì)算的理論值一致。實(shí)操心得仿真時(shí)不要只盯著最終輸出。多觀察內(nèi)部關(guān)鍵信號(hào)如phase_accumulator是否在持續(xù)累加rom_addr是否在循環(huán)遞增ROM輸出的原始數(shù)據(jù)是否正確。分層調(diào)試是定位問題的關(guān)鍵。另外仿真時(shí)間設(shè)置要足夠長(zhǎng)至少要涵蓋多個(gè)輸出波形周期才能觀察到穩(wěn)定的波形。5. 常見問題、調(diào)試技巧與進(jìn)階優(yōu)化5.1 仿真常見問題與排查輸出全是X未知態(tài)或0檢查復(fù)位確保Testbench中的復(fù)位信號(hào)rst_n已經(jīng)有效釋放從0變1。檢查時(shí)鐘確認(rèn)時(shí)鐘clk在Testbench中正常翻轉(zhuǎn)。檢查連接在ModelSim中查看被測(cè)實(shí)例uut內(nèi)部的信號(hào)逐級(jí)回溯找到第一個(gè)出現(xiàn)X或0的模塊檢查其輸入是否正常。ROM未初始化如果波形數(shù)據(jù)來自ROM且ROM內(nèi)容未正確初始化輸出可能就是X。檢查.mif文件路徑是否正確或Verilog中initial塊是否執(zhí)行。波形形狀不對(duì)如正弦波畸變檢查ROM數(shù)據(jù)將ROM的初始化數(shù)據(jù)導(dǎo)出用MATLAB或Python畫圖看是否是一個(gè)周期的標(biāo)準(zhǔn)正弦波。常見錯(cuò)誤是數(shù)據(jù)格式有符號(hào)/無符號(hào)或縮放系數(shù)不對(duì)。檢查地址映射確認(rèn)dds_core模塊輸出的rom_addr是否在0到ROM_DEPTH-1之間循環(huán)。如果地址跳變異常可能是相位累加器位寬截取有誤。幅度調(diào)制溢出檢查amplitude_mod模塊中的乘法運(yùn)算是否可能導(dǎo)致結(jié)果超出DATA_WIDTH位寬造成數(shù)據(jù)截?cái)嗍д??？梢耘R時(shí)旁路幅度調(diào)制模塊直接觀察ROM輸出。輸出頻率與理論值偏差大驗(yàn)證計(jì)算公式重新計(jì)算freq_word。確保公式freq_word f_out * 2^N / f_clk中的f_clk使用的是仿真中實(shí)際的時(shí)鐘頻率如50MHz。檢查累加器位寬確認(rèn)PHASE_WIDTH參數(shù)在實(shí)例化時(shí)傳遞正確。仿真精度理論計(jì)算時(shí)freq_word必須是整數(shù)這本身就引入了量化誤差。對(duì)于極低的頻率這個(gè)誤差相對(duì)值可能較大。5.2 資源優(yōu)化與性能提升技巧ROM資源優(yōu)化利用對(duì)稱性對(duì)于正弦波等對(duì)稱波形可以只存儲(chǔ)1/4周期的數(shù)據(jù)通過地址映射邏輯還原出完整周期能節(jié)省75%的ROM空間。使用CORDIC算法對(duì)于正弦/余弦波可以不使用ROM而用CORDIC IP核實(shí)時(shí)計(jì)算。這在需要極高頻率分辨率或動(dòng)態(tài)改變相位時(shí)非常有用但會(huì)消耗更多的邏輯資源LE和計(jì)算延遲。改善頻譜純度增加ROM深度和位寬這是最直接的方法但消耗更多Block RAM。添加抖動(dòng)Dithering在相位累加器向ROM地址轉(zhuǎn)換時(shí)即截?cái)嗟臀粫r(shí)加入一個(gè)特定的噪聲序列可以將量化誤差的能量均勻分散減少雜散譜線。使用插值濾波器在ROM輸出后通過一個(gè)數(shù)字插值濾波器來提高等效采樣率使輸出波形更光滑。增強(qiáng)系統(tǒng)功能添加調(diào)制功能在DDS核心之前可以對(duì)freq_word或phase_accumulator進(jìn)行動(dòng)態(tài)調(diào)制實(shí)現(xiàn)FSK頻移鍵控、PSK相移鍵控等通信調(diào)制信號(hào)。實(shí)現(xiàn)任意波形將ROM替換為一塊雙端口RAM通過微處理器或串口將任意波形數(shù)據(jù)寫入RAMFPGA再?gòu)腞AM中循環(huán)讀取即可實(shí)現(xiàn)任意波形發(fā)生器AWG的功能。添加顯示與交互結(jié)合FPGA開發(fā)板上的七段數(shù)碼管或LCD屏實(shí)時(shí)顯示當(dāng)前波形類型、頻率、幅度等信息。配合按鍵或旋轉(zhuǎn)編碼器進(jìn)行交互設(shè)置。5.3 從仿真到硬件的關(guān)鍵一步仿真通過后就可以進(jìn)行引腳分配、全編譯并下載到FPGA開發(fā)板了。引腳分配Pin Planner根據(jù)開發(fā)板原理圖將頂層模塊的輸入輸出信號(hào)特別是dac_data_o、時(shí)鐘、復(fù)位、按鍵等分配到具體的FPGA物理引腳上。時(shí)序約束Timing Constraints創(chuàng)建.sdc文件至少定義系統(tǒng)主時(shí)鐘的周期約束。例如create_clock -name clk -period 20.000 [get_ports clk]。這指示時(shí)序分析工具以50MHz的標(biāo)準(zhǔn)來優(yōu)化和驗(yàn)證設(shè)計(jì)。全編譯與下載執(zhí)行全編譯。編譯成功后通過Programmer工具將生成的.sof或.jic文件下載到FPGA中。硬件測(cè)試使用示波器或邏輯分析儀觀察連接到DAC數(shù)據(jù)線的FPGA引腳或經(jīng)過DAC后的模擬輸出。對(duì)比實(shí)際波形與仿真波形。最后的提醒硬件調(diào)試與仿真不同。要特別注意電源穩(wěn)定性、信號(hào)完整性特別是高速并行總線、時(shí)鐘質(zhì)量。如果模擬輸出噪聲大檢查DAC的參考電壓是否干凈輸出端的低通濾波器參數(shù)是否合適。一個(gè)穩(wěn)定的硬件項(xiàng)目是算法、邏輯、電路協(xié)同工作的結(jié)果。這個(gè)基于FPGA的波形發(fā)生器項(xiàng)目就像一把鑰匙幫你打開了數(shù)字系統(tǒng)設(shè)計(jì)的大門后面的路還有更多有趣的挑戰(zhàn)等著你去探索。