一、軟件簡(jiǎn)介Xilinx Vitis Core Development Kit簡(jiǎn)稱(chēng) Vitis 核心開(kāi)發(fā)套件是 AMD Xilinx 推出的統(tǒng)一異構(gòu)計(jì)算開(kāi)發(fā)平臺(tái) 2025.2.1 穩(wěn)定迭代版本專(zhuān)為賽靈思 FPGA、Zynq-7000、Zynq UltraScale、Versal 全系列自適應(yīng) SoC 器件打造。套件整合硬件邏輯開(kāi)發(fā)、嵌入式軟件編譯、AI 加速、系統(tǒng)級(jí)調(diào)試一體化工具鏈脫離傳統(tǒng) Vivado 單一硬件開(kāi)發(fā)局限實(shí)現(xiàn)硬件可編程邏輯PL 嵌入式處理器PSAI 引擎AIE協(xié)同開(kāi)發(fā)2025.2.1 作為增量維護(hù)版本修復(fù)前代功能缺陷并優(yōu)化編譯、仿真、部署流程面向硬件工程師、嵌入式開(kāi)發(fā)、AI 邊緣部署人員提供標(biāo)準(zhǔn)化開(kāi)發(fā)環(huán)境是自適應(yīng)計(jì)算芯片的核心基礎(chǔ)開(kāi)發(fā)套件。Vitis Core Development Kit 通過(guò)統(tǒng)一安裝程序提供安裝包中已標(biāo)配包含Vivado Design Suite、Vitis Model Composer和Vitis HLS用戶無(wú)需單獨(dú)下載 Vivado。該平臺(tái)將設(shè)計(jì)、驗(yàn)證和加速所需的功能整合到統(tǒng)一環(huán)境中支持 Windows 和 Linux 雙系統(tǒng)。軟件基礎(chǔ)信息Xilinx Vitis Core Development Kit 2025.2.1 集成 Vitis、Vivado、PetaLinux 全套 EDA 開(kāi)發(fā)工具專(zhuān)為 Xilinx FPGA、Zynq SoC、Versal ACAP 自適應(yīng)計(jì)算平臺(tái)打造嵌入式軟件與硬件加速應(yīng)用開(kāi)發(fā)環(huán)境是當(dāng)前工業(yè)級(jí) FPGA 全棧開(kāi)發(fā)主流工具包。軟件版本2025.2.1發(fā)布年份2026 年開(kāi)發(fā)廠商XilinxAMD 賽靈思系統(tǒng)架構(gòu)純 64 位程序界面語(yǔ)言英文授權(quán)說(shuō)明內(nèi)置激活機(jī)制可解鎖套件自帶 IP 核、Beta 器件支持 RDP 遠(yuǎn)程會(huì)話使用安裝鏡像通用一體化鏡像Xilinx_Unified_2025_2_1_0320_0604.iso包含全部工具版本輕量 Vivado Lab 版可單獨(dú)使用獨(dú)立鏡像Xilinx_Vivado_Lab_2025_2_1_0320_0604.iso二、主要功能1. AI 引擎增強(qiáng)設(shè)計(jì)流程數(shù)據(jù)類(lèi)型擴(kuò)展新增塊浮點(diǎn)類(lèi)型 MX6、MX4以及 cbfloat16仿真模式并增強(qiáng)了 cfloat 與 cbfloat16 在 FFT 和矩陣乘法函數(shù)中的支持cint16 和 cint32 現(xiàn)支持在 FFT 中使用 cint16 旋轉(zhuǎn)因子類(lèi)型。編程模型更新支持創(chuàng)建只讀共享緩沖區(qū)、AIE-ML 和 AIE-ML v2 的重復(fù) MEM Tile 讀取訪問(wèn)、DMA-FIFO 支持Ping-pong 緩沖區(qū)可跨越兩個(gè)相鄰 MEM Tile支持本地 Tile 存儲(chǔ)器的共享參數(shù)為 AIE-ML 和 AIE-ML v2 提供包交換增強(qiáng)功能。2. DSP 庫(kù)函數(shù)增強(qiáng)面向 Versal AI 引擎的 DSP 庫(kù)新增以下功能累積和Cumulative Sum歐幾里得距離Euclidean Distance通過(guò) RTP 更新或 LUT 調(diào)用的函數(shù)逼近支持包交換的增強(qiáng)型 TDM FIR節(jié)省 PLIO利用 AIE PL 的增強(qiáng)型 1D FFT減少 PL 資源需求吞吐量?jī)?yōu)化的增強(qiáng)型 FIR3. AI 引擎映射器與路由器改進(jìn)編譯器將探索不同的布局方案以實(shí)現(xiàn)更高效的實(shí)現(xiàn)。4. 驗(yàn)證與仿真增強(qiáng)Vitis 功能仿真工作流支持 C早期訪問(wèn)支持使用 MATLAB 和 Python 測(cè)試平臺(tái)進(jìn)行硬件在環(huán)仿真早期訪問(wèn)5. Vitis Model Composer 增強(qiáng)SSR超采樣率設(shè)計(jì)流程易用性更新早期訪問(wèn)AI 引擎和 HDL 新增模塊AIE/AIE-ML/AIE-ML v2相關(guān)性/卷積等HDL 庫(kù)模塊FFT新增 SSR32、64 原生浮點(diǎn)支持、FIR支持帶 SSR 的分?jǐn)?shù)倍內(nèi)插6. Vitis IDE 嵌入式開(kāi)發(fā)增強(qiáng)用于更新構(gòu)建配置的 Python APIPS Trace 默認(rèn)對(duì)支持的核可見(jiàn)調(diào)試增強(qiáng)Watch View 和 Register View 中更新值高亮顯示支持取消或終止后端任務(wù)統(tǒng)一平臺(tái) BSP 文件路徑Linux 和 WindowsTheia AI 集成早期訪問(wèn)支持開(kāi)發(fā)者使用偏好的 LLM 和代碼助手使用 Python API 創(chuàng)建 DFX 平臺(tái)支持工作區(qū)備份或共享增強(qiáng)配置文件日志記錄新增Integration Project組件三、適合行業(yè)工業(yè)自動(dòng)化伺服驅(qū)動(dòng)、運(yùn)動(dòng)控制、工業(yè)視覺(jué)檢測(cè)、PLC 異構(gòu)控制單元開(kāi)發(fā)邊緣人工智能機(jī)器視覺(jué)識(shí)別、實(shí)時(shí)圖像推理、低功耗端側(cè) AI 加速設(shè)備通信射頻5G/6G 射頻前端、軟件無(wú)線電 SDR、高速數(shù)據(jù)收發(fā)、信號(hào)處理板卡航空航天高可靠嵌入式控制系統(tǒng)、星載實(shí)時(shí)數(shù)據(jù)處理、抗輻射 FPGA 固件開(kāi)發(fā)醫(yī)療電子醫(yī)學(xué)影像采集、便攜式診斷設(shè)備、實(shí)時(shí)生物信號(hào)處理終端汽車(chē)電子車(chē)載 ADAS 視覺(jué)感知、車(chē)載實(shí)時(shí)控制、車(chē)規(guī)級(jí) Zynq SoC 開(kāi)發(fā)測(cè)試測(cè)量高速示波器、信號(hào)發(fā)生器、數(shù)據(jù)采集卡、自動(dòng)化測(cè)試設(shè)備四、系統(tǒng)要求Windows 平臺(tái)操作系統(tǒng)Windows 10 64 位專(zhuān)業(yè)版、Windows 11 64 位不支持 32 位系統(tǒng)處理器Intel i7/i9、AMD Ryzen7 及以上多核 CPU推薦 8 核及以上內(nèi)存最低 16GB大型 AIE / 大型 FPGA 工程推薦 32GB~64GB硬盤(pán)安裝空間≥40GB配套工程緩存建議預(yù)留 100GB 以上 NVMe 固態(tài)硬盤(pán)顯卡支持 OpenGL 4.5獨(dú)立顯卡 4GB 顯存以上用于波形與 AI 可視化其他管理員安裝權(quán)限、關(guān)閉防火墻攔截 JTAG 驅(qū)動(dòng)、安裝對(duì)應(yīng) USB 下載器驅(qū)動(dòng)Linux發(fā)行版Red Hat Enterprise Workstation/Server8.10、9.4、9.5、9.6、10.0SUSE Linux Enterprise15 SP4、15 SP6、15 SP7Amazon Linux 2 AL2023 LTSAlmaLinux8.10、9.4、9.5、9.6、10.0Ubuntu22.04.3-22.04.5 LTS、24.04 LTS、24.04.1、24.04.2 LTS需注意libtinfo.so.5依賴(lài)Rocky Linux8.10、9.6、10.0Linux 平臺(tái)推薦開(kāi)發(fā)環(huán)境處理器x86_64 架構(gòu)多核處理器內(nèi)存最低 16GB大型綜合工程 32GB 起步硬盤(pán)40GB 以上安裝空間SSD 優(yōu)先依賴(lài)庫(kù)預(yù)裝 gcc、cmake、libusb、python3、圖形界面基礎(chǔ)庫(kù)關(guān)閉 SELinux 限制權(quán)限sudo 管理員權(quán)限支持 USB JTAG 設(shè)備無(wú)權(quán)限訪問(wèn)配置器件硬件適配完整兼容 Zynq-7000、Zynq UltraScale MPSoC、Versal ACAP 全系列器件支持主流開(kāi)發(fā)板與自定義硬件板卡。五、更新內(nèi)容2025.2.1 版本主要更新問(wèn)題修復(fù)修復(fù)了 Vitis 應(yīng)用中 .bit 和 .tcl 文件未能使用最新生成版本的問(wèn)題需手動(dòng)從 platform 文件夾復(fù)制正確版本2025.2 版本主要新特性匯總AI Engine API 增強(qiáng)面向 Versal AI Edge 和 AI Edge Gen 2AIE-ML 和 AIE-ML v2的 API 增強(qiáng)新型數(shù)據(jù)類(lèi)型支持塊浮點(diǎn) MX6、MX4、cbfloat16仿真DSP 庫(kù)擴(kuò)展累積和、歐幾里得距離、函數(shù)逼近等新函數(shù)驗(yàn)證流程擴(kuò)展支持 MATLAB 和 Python 測(cè)試平臺(tái)的硬件在環(huán)仿真早期訪問(wèn)IDE 增強(qiáng)Python API 配置管理、Theia AI 集成早期訪問(wèn)、調(diào)試視圖高亮更新安裝方式變更自 2025.2 版本起不再提供單文件下載統(tǒng)一采用 Web 安裝程序百度網(wǎng)盤(pán) 請(qǐng)輸入提取碼 Xilinx Vitis Core Development Kit 2025.2.1_Win+Linux
一、軟件簡(jiǎn)介Xilinx Vitis Core Development Kit簡(jiǎn)稱(chēng) Vitis 核心開(kāi)發(fā)套件是 AMD Xilinx 推出的統(tǒng)一異構(gòu)計(jì)算開(kāi)發(fā)平臺(tái) 2025.2.1 穩(wěn)定迭代版本專(zhuān)為賽靈思 FPGA、Zynq-7000、Zynq UltraScale、Versal 全系列自適應(yīng) SoC 器件打造。套件整合硬件邏輯開(kāi)發(fā)、嵌入式軟件編譯、AI 加速、系統(tǒng)級(jí)調(diào)試一體化工具鏈脫離傳統(tǒng) Vivado 單一硬件開(kāi)發(fā)局限實(shí)現(xiàn)硬件可編程邏輯PL 嵌入式處理器PSAI 引擎AIE協(xié)同開(kāi)發(fā)2025.2.1 作為增量維護(hù)版本修復(fù)前代功能缺陷并優(yōu)化編譯、仿真、部署流程面向硬件工程師、嵌入式開(kāi)發(fā)、AI 邊緣部署人員提供標(biāo)準(zhǔn)化開(kāi)發(fā)環(huán)境是自適應(yīng)計(jì)算芯片的核心基礎(chǔ)開(kāi)發(fā)套件。Vitis Core Development Kit 通過(guò)統(tǒng)一安裝程序提供安裝包中已標(biāo)配包含Vivado Design Suite、Vitis Model Composer和Vitis HLS用戶無(wú)需單獨(dú)下載 Vivado。該平臺(tái)將設(shè)計(jì)、驗(yàn)證和加速所需的功能整合到統(tǒng)一環(huán)境中支持 Windows 和 Linux 雙系統(tǒng)。軟件基礎(chǔ)信息Xilinx Vitis Core Development Kit 2025.2.1 集成 Vitis、Vivado、PetaLinux 全套 EDA 開(kāi)發(fā)工具專(zhuān)為 Xilinx FPGA、Zynq SoC、Versal ACAP 自適應(yīng)計(jì)算平臺(tái)打造嵌入式軟件與硬件加速應(yīng)用開(kāi)發(fā)環(huán)境是當(dāng)前工業(yè)級(jí) FPGA 全棧開(kāi)發(fā)主流工具包。軟件版本2025.2.1發(fā)布年份2026 年開(kāi)發(fā)廠商XilinxAMD 賽靈思系統(tǒng)架構(gòu)純 64 位程序界面語(yǔ)言英文授權(quán)說(shuō)明內(nèi)置激活機(jī)制可解鎖套件自帶 IP 核、Beta 器件支持 RDP 遠(yuǎn)程會(huì)話使用安裝鏡像通用一體化鏡像Xilinx_Unified_2025_2_1_0320_0604.iso包含全部工具版本輕量 Vivado Lab 版可單獨(dú)使用獨(dú)立鏡像Xilinx_Vivado_Lab_2025_2_1_0320_0604.iso二、主要功能1. AI 引擎增強(qiáng)設(shè)計(jì)流程數(shù)據(jù)類(lèi)型擴(kuò)展新增塊浮點(diǎn)類(lèi)型 MX6、MX4以及 cbfloat16仿真模式并增強(qiáng)了 cfloat 與 cbfloat16 在 FFT 和矩陣乘法函數(shù)中的支持cint16 和 cint32 現(xiàn)支持在 FFT 中使用 cint16 旋轉(zhuǎn)因子類(lèi)型。編程模型更新支持創(chuàng)建只讀共享緩沖區(qū)、AIE-ML 和 AIE-ML v2 的重復(fù) MEM Tile 讀取訪問(wèn)、DMA-FIFO 支持Ping-pong 緩沖區(qū)可跨越兩個(gè)相鄰 MEM Tile支持本地 Tile 存儲(chǔ)器的共享參數(shù)為 AIE-ML 和 AIE-ML v2 提供包交換增強(qiáng)功能。2. DSP 庫(kù)函數(shù)增強(qiáng)面向 Versal AI 引擎的 DSP 庫(kù)新增以下功能累積和Cumulative Sum歐幾里得距離Euclidean Distance通過(guò) RTP 更新或 LUT 調(diào)用的函數(shù)逼近支持包交換的增強(qiáng)型 TDM FIR節(jié)省 PLIO利用 AIE PL 的增強(qiáng)型 1D FFT減少 PL 資源需求吞吐量?jī)?yōu)化的增強(qiáng)型 FIR3. AI 引擎映射器與路由器改進(jìn)編譯器將探索不同的布局方案以實(shí)現(xiàn)更高效的實(shí)現(xiàn)。4. 驗(yàn)證與仿真增強(qiáng)Vitis 功能仿真工作流支持 C早期訪問(wèn)支持使用 MATLAB 和 Python 測(cè)試平臺(tái)進(jìn)行硬件在環(huán)仿真早期訪問(wèn)5. Vitis Model Composer 增強(qiáng)SSR超采樣率設(shè)計(jì)流程易用性更新早期訪問(wèn)AI 引擎和 HDL 新增模塊AIE/AIE-ML/AIE-ML v2相關(guān)性/卷積等HDL 庫(kù)模塊FFT新增 SSR32、64 原生浮點(diǎn)支持、FIR支持帶 SSR 的分?jǐn)?shù)倍內(nèi)插6. Vitis IDE 嵌入式開(kāi)發(fā)增強(qiáng)用于更新構(gòu)建配置的 Python APIPS Trace 默認(rèn)對(duì)支持的核可見(jiàn)調(diào)試增強(qiáng)Watch View 和 Register View 中更新值高亮顯示支持取消或終止后端任務(wù)統(tǒng)一平臺(tái) BSP 文件路徑Linux 和 WindowsTheia AI 集成早期訪問(wèn)支持開(kāi)發(fā)者使用偏好的 LLM 和代碼助手使用 Python API 創(chuàng)建 DFX 平臺(tái)支持工作區(qū)備份或共享增強(qiáng)配置文件日志記錄新增Integration Project組件三、適合行業(yè)工業(yè)自動(dòng)化伺服驅(qū)動(dòng)、運(yùn)動(dòng)控制、工業(yè)視覺(jué)檢測(cè)、PLC 異構(gòu)控制單元開(kāi)發(fā)邊緣人工智能機(jī)器視覺(jué)識(shí)別、實(shí)時(shí)圖像推理、低功耗端側(cè) AI 加速設(shè)備通信射頻5G/6G 射頻前端、軟件無(wú)線電 SDR、高速數(shù)據(jù)收發(fā)、信號(hào)處理板卡航空航天高可靠嵌入式控制系統(tǒng)、星載實(shí)時(shí)數(shù)據(jù)處理、抗輻射 FPGA 固件開(kāi)發(fā)醫(yī)療電子醫(yī)學(xué)影像采集、便攜式診斷設(shè)備、實(shí)時(shí)生物信號(hào)處理終端汽車(chē)電子車(chē)載 ADAS 視覺(jué)感知、車(chē)載實(shí)時(shí)控制、車(chē)規(guī)級(jí) Zynq SoC 開(kāi)發(fā)測(cè)試測(cè)量高速示波器、信號(hào)發(fā)生器、數(shù)據(jù)采集卡、自動(dòng)化測(cè)試設(shè)備四、系統(tǒng)要求Windows 平臺(tái)操作系統(tǒng)Windows 10 64 位專(zhuān)業(yè)版、Windows 11 64 位不支持 32 位系統(tǒng)處理器Intel i7/i9、AMD Ryzen7 及以上多核 CPU推薦 8 核及以上內(nèi)存最低 16GB大型 AIE / 大型 FPGA 工程推薦 32GB~64GB硬盤(pán)安裝空間≥40GB配套工程緩存建議預(yù)留 100GB 以上 NVMe 固態(tài)硬盤(pán)顯卡支持 OpenGL 4.5獨(dú)立顯卡 4GB 顯存以上用于波形與 AI 可視化其他管理員安裝權(quán)限、關(guān)閉防火墻攔截 JTAG 驅(qū)動(dòng)、安裝對(duì)應(yīng) USB 下載器驅(qū)動(dòng)Linux發(fā)行版Red Hat Enterprise Workstation/Server8.10、9.4、9.5、9.6、10.0SUSE Linux Enterprise15 SP4、15 SP6、15 SP7Amazon Linux 2 AL2023 LTSAlmaLinux8.10、9.4、9.5、9.6、10.0Ubuntu22.04.3-22.04.5 LTS、24.04 LTS、24.04.1、24.04.2 LTS需注意libtinfo.so.5依賴(lài)Rocky Linux8.10、9.6、10.0Linux 平臺(tái)推薦開(kāi)發(fā)環(huán)境處理器x86_64 架構(gòu)多核處理器內(nèi)存最低 16GB大型綜合工程 32GB 起步硬盤(pán)40GB 以上安裝空間SSD 優(yōu)先依賴(lài)庫(kù)預(yù)裝 gcc、cmake、libusb、python3、圖形界面基礎(chǔ)庫(kù)關(guān)閉 SELinux 限制權(quán)限sudo 管理員權(quán)限支持 USB JTAG 設(shè)備無(wú)權(quán)限訪問(wèn)配置器件硬件適配完整兼容 Zynq-7000、Zynq UltraScale MPSoC、Versal ACAP 全系列器件支持主流開(kāi)發(fā)板與自定義硬件板卡。五、更新內(nèi)容2025.2.1 版本主要更新問(wèn)題修復(fù)修復(fù)了 Vitis 應(yīng)用中 .bit 和 .tcl 文件未能使用最新生成版本的問(wèn)題需手動(dòng)從 platform 文件夾復(fù)制正確版本2025.2 版本主要新特性匯總AI Engine API 增強(qiáng)面向 Versal AI Edge 和 AI Edge Gen 2AIE-ML 和 AIE-ML v2的 API 增強(qiáng)新型數(shù)據(jù)類(lèi)型支持塊浮點(diǎn) MX6、MX4、cbfloat16仿真DSP 庫(kù)擴(kuò)展累積和、歐幾里得距離、函數(shù)逼近等新函數(shù)驗(yàn)證流程擴(kuò)展支持 MATLAB 和 Python 測(cè)試平臺(tái)的硬件在環(huán)仿真早期訪問(wèn)IDE 增強(qiáng)Python API 配置管理、Theia AI 集成早期訪問(wèn)、調(diào)試視圖高亮更新安裝方式變更自 2025.2 版本起不再提供單文件下載統(tǒng)一采用 Web 安裝程序百度網(wǎng)盤(pán) 請(qǐng)輸入提取碼