1. 為什么JESD204會(huì)成為高速數(shù)據(jù)采集的必經(jīng)之路搞FPGA開發(fā)到一定階段你遲早會(huì)撞上JESD204這個(gè)協(xié)議。我第一次接觸它是在一個(gè)高速ADC采集項(xiàng)目里當(dāng)時(shí)用的還是LVDS并行接口16對差分線拉得密密麻麻PCB走線等長繞得我頭皮發(fā)麻。后來ADC采樣率往上提并行接口的時(shí)序余量越來越小眼圖閉合得讓人絕望才被迫轉(zhuǎn)向JESD204B。這個(gè)協(xié)議的核心價(jià)值就一句話用高速串行鏈路替代大量并行數(shù)據(jù)線把PCB布局從走線地獄里解放出來。JESD204最初是JEDEC在2006年發(fā)布的最初版本叫JESD204后來演進(jìn)到204A、204B現(xiàn)在最新是204C。204B是目前工業(yè)界用得最廣的版本支持最高12.5Gbps的lane速率關(guān)鍵特性是引入了子類Subclass概念。Subclass 0沒有確定性延遲要求Subclass 1用SYSREF信號實(shí)現(xiàn)確定性延遲Subclass 2用SYNC信號實(shí)現(xiàn)。做多通道同步采集的時(shí)候Subclass 1幾乎是必選項(xiàng)因?yàn)槟阈枰ＷC每個(gè)通道的采樣數(shù)據(jù)在時(shí)間上嚴(yán)格對齊。為什么說它是高速數(shù)據(jù)采集的必經(jīng)之路你去看現(xiàn)在主流的ADC和DAC芯片ADI的AD9208、AD9680TI的ADC12DJ3200、DAC38J84幾乎全部標(biāo)配JESD204B接口。這些芯片的采樣率動(dòng)輒1GSPS以上用并行接口根本傳不出來。JESD204B的鏈路層把數(shù)據(jù)打包成幀F(xiàn)rame多個(gè)幀組成多幀Multiframe通過8b/10b編碼在SerDes上傳輸。接收端要做時(shí)鐘數(shù)據(jù)恢復(fù)、字節(jié)對齊、幀對齊、多幀對齊最后才能還原出原始采樣數(shù)據(jù)。整個(gè)過程涉及鏈路初始化、代碼組同步、初始通道對齊、用戶數(shù)據(jù)加載幾個(gè)階段每個(gè)階段都有嚴(yán)格的時(shí)序要求。對于FPGA開發(fā)者來說JESD204B的難點(diǎn)不在于協(xié)議本身有多復(fù)雜而在于調(diào)試。鏈路建立不起來的時(shí)候你面對的是幾個(gè)狀態(tài)寄存器的值根本不知道問題出在物理層、鏈路層還是時(shí)鐘上。我踩過最深的坑是SYSREF的時(shí)序當(dāng)時(shí)用Subclass 1模式SYSREF和器件時(shí)鐘的相位關(guān)系沒處理好鏈路偶爾能建立但數(shù)據(jù)錯(cuò)位查了整整一周才發(fā)現(xiàn)是SYSREF的建立保持時(shí)間不滿足要求。所以這篇文章我會(huì)把JESD204B的IP核配置、嵌入式初始化流程、以及實(shí)際調(diào)試中遇到的坑都掰開揉碎講清楚。2. JESD204B協(xié)議核心機(jī)制拆解2.1 鏈路層的數(shù)據(jù)打包邏輯JESD204B的鏈路層做的事情本質(zhì)上就是把ADC的采樣數(shù)據(jù)按照一定的規(guī)則重新排列然后交給物理層的SerDes發(fā)送出去。這個(gè)規(guī)則涉及幾個(gè)關(guān)鍵參數(shù)每幀的字節(jié)數(shù)F、每幀的轉(zhuǎn)換器數(shù)M、每個(gè)轉(zhuǎn)換器的采樣精度N、每個(gè)樣本的傳輸位數(shù)N、每多幀的幀數(shù)K。這些參數(shù)不是隨便設(shè)的它們之間要滿足一定的約束關(guān)系。舉個(gè)例子假設(shè)你用一個(gè)雙通道ADC每個(gè)通道14位精度采樣率1GSPS用4條lane傳輸。那么M2N14N通常取16因?yàn)橐醋止?jié)對齊F2每幀2個(gè)字節(jié)對應(yīng)一個(gè)樣本的16位K通常取32。每條lane的線速率就是采樣率 × M × N × (10/8) / L其中L是lane數(shù)。代入數(shù)值1G × 2 × 16 × 1.25 / 4 10Gbps。這個(gè)計(jì)算很關(guān)鍵因?yàn)榫€速率決定了你選的FPGA收發(fā)器能不能支持也決定了PCB板材和連接器的選型。8b/10b編碼是JESD204B的物理層編碼方式每8位數(shù)據(jù)編碼成10位傳輸帶來25%的開銷但保證了直流平衡和足夠的跳變沿用于時(shí)鐘恢復(fù)。204C版本引入了64b/66b編碼開銷降到3%左右但對時(shí)鐘恢復(fù)的要求更高。目前204B還是主流所以8b/10b是必須理解的。2.2 同步狀態(tài)機(jī)的四個(gè)階段JESD204B鏈路的建立過程是一個(gè)嚴(yán)格的狀態(tài)機(jī)分為代碼組同步、初始通道對齊、用戶數(shù)據(jù)加載三個(gè)階段加上最開始的鏈路初始化一共四個(gè)階段。代碼組同步階段接收端發(fā)送SYNC請求發(fā)送端收到后開始發(fā)送K28.5字符逗號字符。接收端在每條lane上搜索K28.5連續(xù)收到至少4個(gè)后認(rèn)為該lane的字節(jié)邊界已對齊拉高SYNC信號。這個(gè)階段的關(guān)鍵是CDR時(shí)鐘數(shù)據(jù)恢復(fù)要鎖定如果CDR沒鎖收到的就是亂碼永遠(yuǎn)找不到K28.5。初始通道對齊階段所有l(wèi)ane的SYNC都拉高后發(fā)送端開始發(fā)送ILA序列。ILA序列包含多幀對齊信息接收端用這些信息把多條lane的數(shù)據(jù)對齊到同一個(gè)多幀邊界。這個(gè)階段最怕的是lane間偏斜skew太大超過一個(gè)多幀的緩沖深度就對齊失敗了。用戶數(shù)據(jù)加載階段ILA完成后發(fā)送端開始發(fā)送實(shí)際的ADC采樣數(shù)據(jù)。接收端根據(jù)配置的幀參數(shù)解析數(shù)據(jù)輸出給后續(xù)處理模塊。這個(gè)階段如果數(shù)據(jù)錯(cuò)位通常是幀參數(shù)配錯(cuò)了或者SYSREF的時(shí)序有問題。2.3 確定性延遲與SYSREF的關(guān)系Subclass 1的確定性延遲是靠SYSREF信號實(shí)現(xiàn)的。SYSREF是一個(gè)周期性的脈沖信號它的上升沿定義了多幀的起始邊界。發(fā)送端和接收端都用同一個(gè)SYSREF來對齊各自的本地多幀計(jì)數(shù)器LMFC。這樣從ADC采樣到FPGA收到數(shù)據(jù)整個(gè)鏈路的延遲是固定的可以精確計(jì)算出來。SYSREF的頻率必須是多幀頻率的整數(shù)倍而且要和器件時(shí)鐘保持確定的相位關(guān)系。實(shí)際調(diào)試中SYSREF的走線要等長端接要正確否則建立保持時(shí)間不滿足LMFC對齊就會(huì)出錯(cuò)。我一般會(huì)用示波器同時(shí)抓SYSREF和器件時(shí)鐘確認(rèn)兩者的相位關(guān)系在數(shù)據(jù)手冊要求的窗口內(nèi)。3. JESD204B IP核配置實(shí)戰(zhàn)3.1 IP核選型與關(guān)鍵參數(shù)設(shè)置Xilinx的JESD204 IP核是目前FPGA開發(fā)中最常用的Vivado里直接可以例化。IP核的配置界面參數(shù)很多但核心就那么幾個(gè)Llane數(shù)、M轉(zhuǎn)換器數(shù)、F每幀字節(jié)數(shù)、K每多幀幀數(shù)、N采樣精度、N傳輸位數(shù)、S每幀每轉(zhuǎn)換器的樣本數(shù)、CS控制位、CF控制幀位。配置的時(shí)候有個(gè)原則先確定ADC的型號和它的JESD204B配置然后讓FPGA的IP核去匹配ADC。ADC的數(shù)據(jù)手冊里會(huì)給出推薦的參數(shù)組合直接抄過來就行。比如AD9680雙通道14位推薦配置是M2L4F2K32N14N16S1。IP核的時(shí)鐘架構(gòu)也要注意。JESD204 IP核需要幾個(gè)時(shí)鐘收發(fā)器的參考時(shí)鐘、核時(shí)鐘core clock、AXI總線時(shí)鐘。核時(shí)鐘的頻率是線速率除以408b/10b編碼后是10位但I(xiàn)P核內(nèi)部按40位處理。比如線速率10Gbps核時(shí)鐘就是250MHz。這個(gè)時(shí)鐘必須由MMCM或PLL從參考時(shí)鐘生成抖動(dòng)要控制好否則收發(fā)器的誤碼率會(huì)很高。3.2 收發(fā)器的物理層配置JESD204B的物理層用的是FPGA的高速收發(fā)器Xilinx 7系列叫GTP/GTX/GTH/GTHUltraScale叫GTH/GTY。配置收發(fā)器的時(shí)候線速率、參考時(shí)鐘頻率、編碼方式要和JESD204 IP核的配置一致。參考時(shí)鐘的抖動(dòng)要求很嚴(yán)一般要求RMS抖動(dòng)小于1ps否則CDR鎖不定。收發(fā)器的均衡器設(shè)置也很關(guān)鍵。短距離背板連接可以用DFE判決反饋均衡長距離或者電纜連接可能需要CTLE連續(xù)時(shí)間線性均衡。我一般先用默認(rèn)設(shè)置如果誤碼率高再調(diào)整。眼圖掃描功能可以幫你直觀地看到信號質(zhì)量Vivado的IBERT工具就是干這個(gè)的。3.3 時(shí)鐘方案與SYSREF生成時(shí)鐘方案是JESD204B設(shè)計(jì)中最容易出問題的地方。整個(gè)系統(tǒng)需要器件時(shí)鐘Device Clock、SYSREF、參考時(shí)鐘。器件時(shí)鐘給ADC和FPGA的JESD204核用SYSREF給兩者的LMFC對齊用參考時(shí)鐘給收發(fā)器用。通常用一個(gè)時(shí)鐘芯片比如LMK04828來生成這些時(shí)鐘。LMK04828可以輸出多路時(shí)鐘每路的頻率和相位都可以獨(dú)立配置。配置的時(shí)候要注意SYSREF和器件時(shí)鐘的相位關(guān)系要滿足ADC和FPGA的要求一般要求SYSREF在器件時(shí)鐘的上升沿附近建立保持。具體窗口看數(shù)據(jù)手冊不同芯片要求不一樣。SYSREF的使能方式有兩種連續(xù)模式和脈沖模式。連續(xù)模式下SYSREF一直輸出脈沖模式下只在需要的時(shí)候發(fā)幾個(gè)脈沖。Subclass 1通常用脈沖模式在鏈路初始化之前發(fā)一次之后就不再發(fā)了。這樣可以減少SYSREF對系統(tǒng)的干擾。4. MicroBlaze嵌入式初始化流程4.1 為什么需要嵌入式初始化JESD204B鏈路建立之后還需要配置ADC的內(nèi)部寄存器比如設(shè)置采樣率、增益、測試模式等。這些配置通常通過SPI接口完成。你可以用FPGA的邏輯直接寫SPI狀態(tài)機(jī)也可以用MicroBlaze軟核跑C代碼來配置。用MicroBlaze的好處是靈活改配置不用重新綜合FPGA而且可以跑復(fù)雜的初始化序列。MicroBlaze是Xilinx的32位軟核處理器在Vivado里可以像IP核一樣例化。配合AXI總線可以掛載SPI、I2C、UART等外設(shè)。初始化流程一般是MicroBlaze啟動(dòng)后先配置時(shí)鐘芯片然后配置ADC接著啟動(dòng)JESD204鏈路最后檢查鏈路狀態(tài)。4.2 MicroBlaze系統(tǒng)的搭建在Vivado里搭建MicroBlaze系統(tǒng)需要例化MicroBlaze核、AXI互聯(lián)、AXI GPIO、AXI SPI、AXI UART等IP。MicroBlaze的配置選項(xiàng)很多但常用的就幾個(gè)處理器頻率、緩存大小、調(diào)試接口。處理器頻率一般設(shè)100MHz到200MHz緩存用默認(rèn)的就行。AXI SPI IP核用來和ADC通信。配置的時(shí)候要注意SPI的時(shí)鐘極性、相位、數(shù)據(jù)位寬要和ADC匹配。ADC的SPI通常支持4線模式片選、時(shí)鐘、數(shù)據(jù)輸入、數(shù)據(jù)輸出。SPI的時(shí)鐘頻率不能超過ADC手冊規(guī)定的最大值一般10MHz到50MHz。AXI UART用來打印調(diào)試信息。MicroBlaze的C代碼里可以用printf輸出鏈路狀態(tài)、寄存器值等方便調(diào)試。UART的波特率一般設(shè)115200和電腦的串口助手匹配。4.3 初始化代碼的編寫要點(diǎn)MicroBlaze的C代碼主要做三件事配置時(shí)鐘芯片、配置ADC、啟動(dòng)并檢查JESD204鏈路。配置時(shí)鐘芯片的代碼要根據(jù)LMK04828的寄存器手冊來寫每個(gè)寄存器的值都要仔細(xì)核對。配置ADC的代碼要根據(jù)ADC的寄存器手冊來寫通常有一個(gè)推薦的初始化序列。啟動(dòng)JESD204鏈路的代碼主要是寫JESD204 IP核的寄存器使能鏈路然后輪詢狀態(tài)寄存器直到鏈路建立。如果鏈路建立失敗要讀錯(cuò)誤寄存器判斷是哪個(gè)階段出了問題。常見的錯(cuò)誤有CDR沒鎖、代碼組同步失敗、ILA失敗、SYSREF錯(cuò)誤等。代碼里要加超時(shí)機(jī)制不能死等。如果鏈路在預(yù)定時(shí)間內(nèi)沒建立要打印錯(cuò)誤信息并嘗試重新初始化。我一般會(huì)加一個(gè)重試計(jì)數(shù)器重試3次還不成功就報(bào)錯(cuò)。5. 調(diào)試實(shí)戰(zhàn)與常見問題排查5.1 鏈路建立失敗的排查思路鏈路建立失敗是最常見的問題排查的時(shí)候要按階段來。先看CDR有沒有鎖如果CDR沒鎖檢查參考時(shí)鐘頻率和抖動(dòng)、收發(fā)器配置、PCB走線。CDR鎖了之后看代碼組同步如果SYNC拉不高檢查K28.5字符有沒有發(fā)出來、接收端有沒有收到。代碼組同步過了看ILA如果ILA失敗檢查lane間偏斜、多幀長度配置。ILA過了看用戶數(shù)據(jù)如果數(shù)據(jù)錯(cuò)位檢查幀參數(shù)、SYSREF時(shí)序。我遇到過一次CDR鎖不定的情況查了半天發(fā)現(xiàn)是參考時(shí)鐘的電源噪聲太大換了一個(gè)LDO就好了。還有一次是代碼組同步失敗原因是收發(fā)器的極性接反了在IP核里把極性翻轉(zhuǎn)一下就好了。5.2 SYSREF時(shí)序問題的解決方法SYSREF時(shí)序問題很隱蔽因?yàn)殒溌房赡芘紶柲芙⒌珨?shù)據(jù)不穩(wěn)定。排查的時(shí)候用示波器抓SYSREF和器件時(shí)鐘看建立保持時(shí)間。如果不滿足調(diào)整時(shí)鐘芯片的相位配置或者調(diào)整PCB走線長度。SYSREF的走線要遠(yuǎn)離高速信號避免串?dāng)_。還有一種情況是SYSREF的頻率不對。SYSREF必須是多幀頻率的整數(shù)倍如果頻率偏了LMFC對齊就會(huì)周期性出錯(cuò)。用頻率計(jì)測一下SYSREF的頻率確認(rèn)和計(jì)算值一致。5.3 數(shù)據(jù)錯(cuò)位的幾種典型表現(xiàn)數(shù)據(jù)錯(cuò)位表現(xiàn)為接收到的數(shù)據(jù)看起來有規(guī)律但不對比如通道交換了、樣本順序亂了、高位和低位反了。通道交換通常是lane映射配錯(cuò)了在IP核里調(diào)整lane的順序就行。樣本順序亂了可能是幀參數(shù)配錯(cuò)了檢查F和S的值。高位低位反了可能是N和N的配置問題檢查傳輸位數(shù)的設(shè)置。還有一種數(shù)據(jù)錯(cuò)位是間歇性的偶爾錯(cuò)幾個(gè)樣本。這種通常是時(shí)序余量不夠可能是SYSREF的抖動(dòng)太大或者收發(fā)器的均衡器沒調(diào)好。用IBERT掃描眼圖看眼高眼寬是否足夠。5.4 常見問題速查表問題現(xiàn)象可能原因排查方法解決方案CDR無法鎖定參考時(shí)鐘抖動(dòng)大、頻率不對用示波器測參考時(shí)鐘更換低抖動(dòng)時(shí)鐘源檢查頻率SYNC拉不高K28.5未發(fā)送、極性反檢查發(fā)送端配置、收發(fā)器極性使能K28.5發(fā)送翻轉(zhuǎn)極性ILA失敗lane間偏斜大、多幀長度錯(cuò)測lane間偏斜檢查K值調(diào)整走線等長修正K值數(shù)據(jù)間歇性錯(cuò)位SYSREF時(shí)序不滿足抓SYSREF和器件時(shí)鐘相位調(diào)整時(shí)鐘芯片相位配置鏈路偶爾斷連電源噪聲、溫度漂移監(jiān)測電源和溫度優(yōu)化電源濾波加散熱6. 幾個(gè)容易被忽略的實(shí)操細(xì)節(jié)6.1 IP核復(fù)位順序有講究JESD204 IP核的復(fù)位不是拉一下就行要按順序來。先復(fù)位收發(fā)器再復(fù)位核時(shí)鐘域最后復(fù)位AXI接口。如果順序錯(cuò)了IP核可能起不來。我一般會(huì)在MicroBlaze代碼里寫一個(gè)復(fù)位序列按順序操作。6.2 時(shí)鐘芯片的配置要留余量時(shí)鐘芯片的配置不要卡在極限值上比如SYSREF的相位不要設(shè)在窗口的邊緣要設(shè)在窗口中間。這樣溫度變化或者電源波動(dòng)的時(shí)候還有余量。我一般會(huì)把相位設(shè)在窗口的中間偏一點(diǎn)的位置實(shí)測下來最穩(wěn)。6.3 鏈路狀態(tài)要持續(xù)監(jiān)控鏈路建立之后不是就沒事了要持續(xù)監(jiān)控狀態(tài)寄存器。如果鏈路斷了要及時(shí)發(fā)現(xiàn)并重新初始化。我一般會(huì)在MicroBlaze里起一個(gè)定時(shí)器每隔一段時(shí)間讀一次鏈路狀態(tài)如果發(fā)現(xiàn)異常就觸發(fā)重新初始化。6.4 測試模式先跑通再接真實(shí)數(shù)據(jù)調(diào)試的時(shí)候先用ADC的內(nèi)部測試模式比如斜坡信號、正弦波這樣數(shù)據(jù)是已知的容易判斷對錯(cuò)。測試模式跑通了再接真實(shí)信號可以排除很多變量。我見過有人直接上真實(shí)信號數(shù)據(jù)不對根本不知道是鏈路問題還是信號問題。6.5 電源和地的處理不能省JESD204B的收發(fā)器對電源噪聲很敏感電源濾波要做好。收發(fā)器的電源通常需要多級濾波鐵氧體磁珠加電容。地平面要完整不要被信號線割裂。我踩過一次坑收發(fā)器的電源和數(shù)字電源共用了一個(gè)LDO結(jié)果誤碼率一直下不來分開供電就好了。7. 從項(xiàng)目實(shí)戰(zhàn)中積累的經(jīng)驗(yàn)做JESD204B項(xiàng)目最深的體會(huì)是協(xié)議本身不難難的是調(diào)試。鏈路建立不起來的時(shí)候你面對的是幾個(gè)寄存器的值需要根據(jù)現(xiàn)象反推問題出在哪。我的經(jīng)驗(yàn)是先把物理層調(diào)通用IBERT確認(rèn)眼圖沒問題再調(diào)鏈路層。鏈路層調(diào)通了再調(diào)數(shù)據(jù)層。一層一層來不要跳。另外MicroBlaze的初始化代碼要寫得健壯。不要假設(shè)鏈路一次就能建立要加重試機(jī)制。不要假設(shè)ADC的配置一次就寫對要讀回來驗(yàn)證。不要假設(shè)時(shí)鐘芯片的輸出一次就正確要測量確認(rèn)。這些看起來是小事但實(shí)際項(xiàng)目中能省很多調(diào)試時(shí)間。還有一點(diǎn)文檔要記好。每次調(diào)試遇到的問題和解決方法都記下來下次遇到類似問題可以快速定位。JESD204B的調(diào)試經(jīng)驗(yàn)很寶貴因?yàn)楹芏鄦栴}不是看手冊能看出來的都是踩坑踩出來的。最后分享一個(gè)小技巧如果鏈路建立不穩(wěn)定可以試著降低線速率。線速率降下來時(shí)序余量就大了如果降速后鏈路穩(wěn)定了說明是信號完整性問題去查PCB和均衡器。如果降速后還是不穩(wěn)定說明是配置問題去查參數(shù)。這個(gè)方法能快速區(qū)分是硬件問題還是軟件問題。