1. 項(xiàng)目概述從“差不多就行”到“精打細(xì)算”的轉(zhuǎn)變?cè)诔笠?guī)模集成電路VLSI設(shè)計(jì)的漫長(zhǎng)流程里邏輯綜合和物理實(shí)現(xiàn)之后我們常常會(huì)面對(duì)一個(gè)看似簡(jiǎn)單、實(shí)則充滿玄學(xué)的問(wèn)題這個(gè)反相器Inverter的管子尺寸到底該用多大那個(gè)與非門NAND的PMOS和NMOS寬度比多少才合適很多工程師尤其是剛?cè)胄械呐笥芽赡軙?huì)依賴工藝庫(kù)里的標(biāo)準(zhǔn)單元或者憑經(jīng)驗(yàn)、拍腦袋給個(gè)尺寸覺(jué)得“差不多就行能跑起來(lái)就好”。但當(dāng)你設(shè)計(jì)的電路頻率越來(lái)越高功耗和面積PPA的約束越來(lái)越緊時(shí)這種粗放式的做法就會(huì)立刻讓你陷入困境——時(shí)序違例Timing Violation修不完動(dòng)態(tài)功耗Dynamic Power超標(biāo)芯片面積Area膨脹。這時(shí)候你就需要一個(gè)系統(tǒng)性的、有理論依據(jù)的方法來(lái)指導(dǎo)晶體管的尺寸決策而線性延時(shí)模型Linear Delay Model正是這樣一把在早期設(shè)計(jì)階段進(jìn)行快速、有效晶體管尺寸優(yōu)化Transistor Sizing的利器。簡(jiǎn)單來(lái)說(shuō)晶體管尺寸優(yōu)化就是在滿足電路性能主要是速度要求的前提下為電路中每一個(gè)晶體管的寬度通常長(zhǎng)度是固定的分配合適的數(shù)值以優(yōu)化整體的面積、功耗等指標(biāo)。你可以把它想象成給一支足球隊(duì)的每個(gè)隊(duì)員分配體能和訓(xùn)練時(shí)間目標(biāo)是贏得比賽滿足時(shí)序同時(shí)控制整體的薪資預(yù)算和體能消耗優(yōu)化面積和功耗。線性延時(shí)模型則是這個(gè)優(yōu)化過(guò)程中的一個(gè)關(guān)鍵“計(jì)算器”它用一個(gè)簡(jiǎn)潔的數(shù)學(xué)公式來(lái)描述門電路的延時(shí)如何隨其驅(qū)動(dòng)能力和負(fù)載變化讓我們可以不用每次都進(jìn)行耗時(shí)的晶體管級(jí)仿真SPICE就能快速評(píng)估尺寸調(diào)整對(duì)延時(shí)的影響從而指導(dǎo)優(yōu)化方向。這篇文章我就結(jié)合自己多年在數(shù)字后端和定制電路設(shè)計(jì)中的經(jīng)驗(yàn)帶你徹底搞懂基于線性延時(shí)模型的晶體管尺寸優(yōu)化它背后的原理是什么具體怎么操作實(shí)踐中又有哪些必須留意的“坑”。2. 線性延時(shí)模型的核心原理把非線性問(wèn)題“拍平”在深入操作之前我們必須先理解模型本身。為什么叫“線性”模型難道晶體管的開關(guān)延時(shí)真的是線性的嗎當(dāng)然不是。在深亞微米工藝下MOSFET的電流-電壓關(guān)系非常復(fù)雜門延時(shí)與負(fù)載電容、輸入邊沿Slew、晶體管尺寸之間的關(guān)系是高度非線性的。SPICE仿真之所以準(zhǔn)確就是因?yàn)樗蠼饬诉@些復(fù)雜的非線性方程。但線性延時(shí)模型的聰明之處在于它在一個(gè)局部的工作點(diǎn)附近用一條直線來(lái)近似這種非線性關(guān)系。這就好比在一條彎曲的山路某一段我們用一段直道來(lái)近似它雖然不能描述整條山路但對(duì)于規(guī)劃這一段路的行車時(shí)間已經(jīng)足夠有用。2.1 模型的基本數(shù)學(xué)形式最常用的一種線性延時(shí)模型將門電路的傳播延時(shí)Propagation Delay表達(dá)為以下形式Delay R * C_load K這里R可以理解為該門電路在特定尺寸和輸入邊沿下的“等效驅(qū)動(dòng)電阻”。它主要與晶體管的尺寸寬度W成反比。晶體管越寬驅(qū)動(dòng)能力越強(qiáng)等效電阻R就越小。同時(shí)R也受輸入信號(hào)轉(zhuǎn)換時(shí)間Input Slew的影響。C_load是該門電路需要驅(qū)動(dòng)的總負(fù)載電容。它包括后級(jí)所有門的輸入電容Fanout Capacitance以及互聯(lián)線電容Wire Capacitance。K是一個(gè)常數(shù)項(xiàng)代表與負(fù)載無(wú)關(guān)的固有延時(shí)部分。它包含了門電路自身內(nèi)部電容如擴(kuò)散電容充電放電所需的時(shí)間也包含了由于輸入信號(hào)并非理想階躍信號(hào)而引入的延時(shí)。這個(gè)公式的線性特性一目了然延時(shí)是負(fù)載電容的線性函數(shù)。斜率是R截距是K。在實(shí)際的工藝庫(kù)文件.lib中延時(shí)信息通常以查找表Look-Up Table, LUT的形式存儲(chǔ)記錄了不同輸入轉(zhuǎn)換時(shí)間、輸出負(fù)載電容組合下的延時(shí)值。線性延時(shí)模型可以看作是對(duì)這個(gè)二維查找表在某個(gè)工作點(diǎn)的一階泰勒展開線性化。2.2 為什么這個(gè)模型在尺寸優(yōu)化中如此有效關(guān)鍵在于可加性和凸性。可加性一條路徑的總延時(shí)是其上所有門延時(shí)的線性之和。因?yàn)槊總€(gè)門的延時(shí)模型本身是線性的所以路徑總延時(shí)也是各個(gè)門負(fù)載電容的線性函數(shù)。凸性在將門的延時(shí)表示為晶體管尺寸寬度的函數(shù)時(shí)在合理的尺寸范圍內(nèi)這個(gè)函數(shù)常常是凸的或近似凸的。這意味著如果你增加一個(gè)門的尺寸其自身延時(shí)可能會(huì)減小因?yàn)镽變小但它會(huì)給前級(jí)門帶來(lái)更大的負(fù)載電容因?yàn)槠漭斎腚娙菰龃罅藦亩黾忧凹?jí)門的延時(shí)?；诰€性延時(shí)模型和凸性假設(shè)晶體管尺寸優(yōu)化問(wèn)題就可以被形式化為一個(gè)凸優(yōu)化問(wèn)題。這類問(wèn)題的特點(diǎn)是局部最優(yōu)解就是全局最優(yōu)解并且存在非常高效的多項(xiàng)式時(shí)間算法來(lái)求解。這使得我們能夠處理包含成千上萬(wàn)個(gè)門的大型電路這是基于SPICE仿真的方法難以企及的。優(yōu)化算法如梯度下降、拉格朗日乘子法等的核心思想就是在關(guān)鍵路徑Critical Path和非關(guān)鍵路徑之間平衡“努力”將寶貴的晶體管尺寸即面積和功耗資源精準(zhǔn)地分配到最能改善整體延時(shí)的位置上而不是均勻地放大所有管子。3. 實(shí)戰(zhàn)流程從網(wǎng)表到優(yōu)化尺寸的完整步驟理解了原理我們來(lái)看如何動(dòng)手操作。一個(gè)典型的基于線性延時(shí)模型的尺寸優(yōu)化流程可以集成在邏輯綜合或物理實(shí)現(xiàn)后的優(yōu)化步驟中。下面我以一個(gè)使用行業(yè)標(biāo)準(zhǔn)工具如Synopsys Design Compiler的compile_ultra或Cadence Innovus的物理優(yōu)化的典型場(chǎng)景為例拆解其中的關(guān)鍵環(huán)節(jié)。3.1 步驟一準(zhǔn)備階段——模型與約束的建立優(yōu)化不能憑空進(jìn)行首先需要搭建好“舞臺(tái)”。輸入網(wǎng)表這是你的電路結(jié)構(gòu)通常是綜合后的門級(jí)網(wǎng)表.v文件。工藝庫(kù)與模型加載包含線性延時(shí)模型信息的標(biāo)準(zhǔn)單元庫(kù)文件.lib。這個(gè)庫(kù)文件里定義了每個(gè)單元如INVX1, NAND2X1在不同尺寸、輸入轉(zhuǎn)換時(shí)間、輸出負(fù)載下的R和K參數(shù)或等效的查找表。同時(shí)需要工藝技術(shù)文件用于計(jì)算互連線電容。設(shè)計(jì)約束這是優(yōu)化的“指揮棒”。最重要的約束是時(shí)序約束SDC文件包括時(shí)鐘定義、時(shí)鐘不確定性、輸入輸出延時(shí)等。你需要設(shè)定一個(gè)目標(biāo)時(shí)鐘周期。此外可能還需要面積約束最大面積或功耗約束。提取寄生參數(shù)對(duì)于物理設(shè)計(jì)后的優(yōu)化需要通過(guò)RC提取工具如StarRC從版圖GDS/OASIS中提取出精確的互連線電阻和電容寄生參數(shù)并生成一個(gè)包含這些信息的文件如SPEF文件。負(fù)載電容C_load中的線電容部分就來(lái)自于此。如果是綜合階段則使用線負(fù)載模型Wire Load Model進(jìn)行估算。實(shí)操心得約束的設(shè)定至關(guān)重要且常常是“坑”最多的地方。一個(gè)過(guò)于樂(lè)觀的時(shí)鐘不確定性Clock Uncertainty或忽略的互連線延遲模型會(huì)導(dǎo)致優(yōu)化結(jié)果在后期物理驗(yàn)證時(shí)完全失效。我的經(jīng)驗(yàn)是在早期階段就采用相對(duì)保守的約束并預(yù)留一定的余量Margin。3.2 步驟二初始時(shí)序分析與關(guān)鍵路徑識(shí)別優(yōu)化工具會(huì)首先進(jìn)行一次靜態(tài)時(shí)序分析STA基于當(dāng)前的晶體管尺寸通常是庫(kù)里的默認(rèn)尺寸或綜合工具初步選擇的尺寸和負(fù)載計(jì)算所有路徑的延時(shí)。建立時(shí)間Setup Time違例這是尺寸優(yōu)化主要要解決的問(wèn)題。工具會(huì)列出所有違反建立時(shí)間要求的路徑并標(biāo)出最嚴(yán)重的關(guān)鍵路徑。關(guān)鍵路徑組通常不止一條路徑違例工具會(huì)將時(shí)序相近的路徑分組。優(yōu)化的目標(biāo)就是縮短這些關(guān)鍵路徑組的延時(shí)。此時(shí)線性延時(shí)模型就開始發(fā)揮作用了。STA引擎內(nèi)部正是使用或近似使用線性模型來(lái)快速計(jì)算每個(gè)單元的延時(shí)否則每次迭代都調(diào)用SPICE是無(wú)法想象的。3.3 步驟三迭代優(yōu)化——靈敏度分析與尺寸調(diào)整這是核心循環(huán)。優(yōu)化算法會(huì)反復(fù)執(zhí)行以下步驟靈敏度計(jì)算對(duì)于電路中的每一個(gè)晶體管或每一個(gè)標(biāo)準(zhǔn)單元算法會(huì)計(jì)算其尺寸變化對(duì)整體電路關(guān)鍵路徑延時(shí)的“影響力”即靈敏度Sensitivity。靈敏度高的單元增大其尺寸能顯著降低總延時(shí)。根據(jù)線性模型Delay R*C_load K增大一個(gè)門的尺寸會(huì)減小其自身的R降低本級(jí)延時(shí)但會(huì)增大其輸入電容增加前級(jí)門的C_load從而增加前級(jí)延時(shí)。靈敏度分析就是定量地計(jì)算這個(gè)權(quán)衡。構(gòu)造優(yōu)化問(wèn)題將問(wèn)題形式化為在總面積或總功耗的約束下最小化最壞情況下的路徑延時(shí)或所有路徑延時(shí)的加權(quán)和。利用線性延時(shí)模型的表達(dá)式目標(biāo)函數(shù)和約束條件都可以寫成晶體管尺寸的線性或凸函數(shù)。求解與調(diào)整運(yùn)用凸優(yōu)化算法如基于拉格朗日乘子的方法求解上述問(wèn)題。解會(huì)給出每個(gè)晶體管尺寸的建議調(diào)整量。工具隨后會(huì)按照這個(gè)解去嘗試更新網(wǎng)表中單元的尺寸例如將一個(gè)INVX2替換為驅(qū)動(dòng)能力更強(qiáng)的INVX4或者直接調(diào)整定制晶體管的寬度。更新與再分析更新尺寸后重新計(jì)算互連線負(fù)載因?yàn)閱卧笮∽兞诉B線可能變長(zhǎng)和單元延時(shí)再進(jìn)行一次快速的STA評(píng)估。收斂判斷檢查是否所有時(shí)序違例都已修復(fù)或者優(yōu)化目標(biāo)不再顯著改善。如果未收斂則回到第1步開始下一次迭代。3.4 步驟四后優(yōu)化驗(yàn)證與簽核通過(guò)迭代優(yōu)化得到的新尺寸網(wǎng)表并不能直接作為最終結(jié)果。精細(xì)化時(shí)序分析必須使用更精確的延時(shí)計(jì)算模型進(jìn)行簽核Sign-off級(jí)STA。這通常意味著使用非線性延時(shí)模型NLDM或更先進(jìn)的復(fù)合電流源模型CCS, ECSM并基于精確提取的寄生參數(shù)SPEF進(jìn)行分析。線性模型優(yōu)化后的結(jié)果在這里接受最終檢驗(yàn)。功耗與面積驗(yàn)證檢查優(yōu)化后的設(shè)計(jì)是否滿足功耗預(yù)算和面積約束。尺寸放大必然會(huì)增加動(dòng)態(tài)功耗開關(guān)電容增大和漏電功耗也可能增加面積。電學(xué)規(guī)則檢查確保尺寸調(diào)整沒(méi)有違反任何設(shè)計(jì)規(guī)則例如最大轉(zhuǎn)換時(shí)間Max Transition、最大電容負(fù)載Max Capacitance等。踩坑實(shí)錄我曾遇到一個(gè)案例基于線性模型優(yōu)化后時(shí)序完全滿足但簽核STA卻出現(xiàn)違例。排查后發(fā)現(xiàn)優(yōu)化過(guò)程使用的線負(fù)載模型過(guò)于理想低估了長(zhǎng)互連線的電阻效應(yīng)電阻會(huì)使延時(shí)非線性增長(zhǎng)。而線性模型對(duì)純電容負(fù)載擬合好但對(duì)RC網(wǎng)絡(luò)效果差。解決方案是在優(yōu)化階段就導(dǎo)入早期物理設(shè)計(jì)后的預(yù)估寄生參數(shù)讓線性模型在一個(gè)更接近真實(shí)的環(huán)境下工作。4. 線性延時(shí)模型的優(yōu)勢(shì)、局限與應(yīng)對(duì)策略沒(méi)有完美的模型只有適用的場(chǎng)景。清楚認(rèn)識(shí)線性延時(shí)模型的邊界才能用好它。4.1 核心優(yōu)勢(shì)速度極快相比晶體管級(jí)SPICE仿真基于線性模型的優(yōu)化算法可以處理全芯片規(guī)模的電路在數(shù)分鐘到數(shù)小時(shí)內(nèi)完成迭代這是其不可替代的價(jià)值。數(shù)學(xué)性質(zhì)好凸優(yōu)化問(wèn)題保證了求解的效率和全局最優(yōu)性在模型假設(shè)下。早期設(shè)計(jì)指導(dǎo)在物理信息還不完整的綜合階段它能提供寶貴的尺寸優(yōu)化方向避免后期顛覆性修改。4.2 主要局限性及補(bǔ)救措施對(duì)輸入轉(zhuǎn)換時(shí)間Slew的依賴線性模型的參數(shù)R和K強(qiáng)烈依賴于輸入信號(hào)的邊沿質(zhì)量。如果優(yōu)化過(guò)程中輸入轉(zhuǎn)換時(shí)間變化劇烈模型的準(zhǔn)確性會(huì)下降。應(yīng)對(duì)在優(yōu)化循環(huán)中加入轉(zhuǎn)換時(shí)間傳播Slew Propagation的計(jì)算并采用迭代方式更新每個(gè)門的輸入轉(zhuǎn)換時(shí)間使模型參數(shù)更貼近實(shí)際情況?；ミB線電阻的影響模型R*C本質(zhì)上是RC樹的一階近似。當(dāng)互連線電阻不可忽略在納米工藝中很常見(jiàn)時(shí)負(fù)載不再是單純的集總電容而是一個(gè)RC網(wǎng)絡(luò)延時(shí)與尺寸的關(guān)系會(huì)嚴(yán)重偏離線性。應(yīng)對(duì)使用更先進(jìn)的Elmore延時(shí)模型或其改進(jìn)型作為線性模型的升級(jí)。Elmore延時(shí)是RC樹延時(shí)的一階矩它仍然是負(fù)載的線性函數(shù)Delay sum_over_branches(R_i * C_i)但能更好地處理電阻效應(yīng)。許多現(xiàn)代優(yōu)化工具在內(nèi)部已經(jīng)采用了考慮電阻的線性模型。工藝角Corner與電壓縮放線性模型通常在典型工藝角TT和標(biāo)稱電壓下表征。在極端工藝角FF, SS或低電壓下晶體管的非線性行為加劇模型誤差變大。應(yīng)對(duì)進(jìn)行多角Multi-Corner優(yōu)化。同時(shí)考慮典型角、快角、慢角等多個(gè)場(chǎng)景下的時(shí)序確保優(yōu)化結(jié)果在不同工藝偏差下都穩(wěn)健。這會(huì)使優(yōu)化問(wèn)題更復(fù)雜但必不可少。僅適用于數(shù)字標(biāo)準(zhǔn)單元該模型最適用于預(yù)表征好的標(biāo)準(zhǔn)單元庫(kù)。對(duì)于全定制模擬電路或存儲(chǔ)器其工作點(diǎn)變化范圍大線性假設(shè)可能完全失效。應(yīng)對(duì)對(duì)于定制模塊通常需要?jiǎng)澐謱哟?。模塊內(nèi)部使用SPICE仿真進(jìn)行精細(xì)優(yōu)化在頂層數(shù)字集成時(shí)將其抽象為一個(gè)帶有輸入輸出延時(shí)約束的“黑盒”再參與全局的數(shù)字尺寸優(yōu)化。5. 超越基礎(chǔ)先進(jìn)優(yōu)化策略與工程實(shí)踐掌握了基礎(chǔ)方法我們可以看看一些更高級(jí)的策略這些往往決定了專業(yè)選手和業(yè)余愛(ài)好者的差距。5.1 聯(lián)合優(yōu)化與權(quán)衡晶體管尺寸優(yōu)化從來(lái)不是孤立的任務(wù)它必須與布局Placement和布線Routing聯(lián)合考慮即所謂的物理綜合。與布局的互動(dòng)單元尺寸變大其物理面積也變大這會(huì)影響布局的緊湊性可能反而導(dǎo)致互連線變長(zhǎng)增加延時(shí)。先進(jìn)的工具會(huì)進(jìn)行“尺寸感知的布局”在擺放單元時(shí)就考慮其驅(qū)動(dòng)能力。與時(shí)鐘樹綜合的互動(dòng)時(shí)鐘網(wǎng)絡(luò)上的緩沖器Buffer尺寸優(yōu)化是重中之重。用線性模型快速評(píng)估不同尺寸方案對(duì)時(shí)鐘偏斜Skew和延時(shí)的影響是構(gòu)建高質(zhì)量時(shí)鐘樹的關(guān)鍵。功耗-時(shí)序-面積權(quán)衡這被稱為PPA權(quán)衡。你可以通過(guò)設(shè)置不同的優(yōu)化目標(biāo)權(quán)重來(lái)探索帕累托前沿Pareto Frontier。例如是追求極致的頻率還是優(yōu)先滿足功耗預(yù)算線性模型的高效性使得快速進(jìn)行這種權(quán)衡分析成為可能。5.2 針對(duì)特定場(chǎng)景的優(yōu)化技巧關(guān)鍵路徑與次關(guān)鍵路徑優(yōu)化資源永遠(yuǎn)向關(guān)鍵路徑傾斜。但對(duì)于次關(guān)鍵路徑Slack為負(fù)但不大有時(shí)稍微縮小其上的單元尺寸稱為“尺寸回收”雖然會(huì)增加一點(diǎn)點(diǎn)該路徑的延時(shí)但能顯著減少其對(duì)前級(jí)負(fù)載和整體功耗/面積的負(fù)擔(dān)把資源騰出來(lái)給更關(guān)鍵的路徑。扇出優(yōu)化高扇出High Fanout網(wǎng)絡(luò)是延時(shí)和轉(zhuǎn)換時(shí)間的殺手。線性模型可以清晰地告訴你插入緩沖器Buffering和增大驅(qū)動(dòng)管尺寸哪種方案對(duì)降低總延時(shí)更有效。通常對(duì)于很長(zhǎng)的連線或很大的扇出插入多級(jí)緩沖器是比單純放大驅(qū)動(dòng)門更優(yōu)的選擇。泄漏功耗優(yōu)化在漏電成為主要矛盾的工藝下可以在滿足時(shí)序的前提下有意識(shí)地縮小非關(guān)鍵路徑上單元的尺寸甚至使用高閾值電壓HVT單元以大幅降低泄漏功耗。線性模型幫助你量化尺寸減小對(duì)延時(shí)的影響確保操作安全。在我經(jīng)歷過(guò)的多個(gè)高性能芯片項(xiàng)目中基于線性延時(shí)模型的自動(dòng)化尺寸優(yōu)化流程是交付階段不可或缺的一環(huán)。它就像一位不知疲倦的“微操大師”在宏觀布局布線確定后對(duì)電路進(jìn)行精細(xì)的局部打磨。它的價(jià)值不在于提供納米級(jí)的絕對(duì)精確答案而在于提供一種快速、系統(tǒng)、接近最優(yōu)的搜索方向。最終它的輸出必須經(jīng)過(guò)簽核工具的嚴(yán)格驗(yàn)證。理解并善用這個(gè)模型意味著你從依賴直覺(jué)的“電路工匠”向掌控?cái)?shù)據(jù)和算法的“設(shè)計(jì)工程師”邁進(jìn)了一大步。記住所有模型都是錯(cuò)的但有些確實(shí)有用——線性延時(shí)模型正是在VLSI設(shè)計(jì)復(fù)雜度激增的今天一個(gè)極其有用的抽象。